<html><head><style type='text/css'>p { margin: 0; }</style></head><body><div style='font-family: Times New Roman; font-size: 14pt; color: #000000'><span></span><style> { margin: 0; }</style><div style="font-family: Times New Roman; font-size: 14pt; color: rgb(0, 0, 0);"><span>Amdahl's Law in the Multicore Era<br>Mark Hill, University of Wisconsin- Madison<br>Tuesday November 30, 2010, 4:30pm<br>Computer Science Small Auditorium, CS105<br><br></span>Over the last several decades computer architects have been

phenomenally successful turning the transistor bounty provided by

Moore's Law into chips with ever increasing single-threaded

performance. During many of these successful years, however, many

researchers paid scant attention to multiprocessor work. Now as vendors

turn to multicore chips, researchers are reacting with more papers on

multi-threaded systems. While this is good, we are concerned that

further work on single-thread performance will be squashed.<br><br><p>To help understand future high-level trade-offs, we develop

a corollary to Amdahl's Law for multicore chips [Hill& Marty, IEEE

Computer 2008]. It models fixed chip resources for alternative designs

that use symmetric cores, asymmetric cores, or dynamic techniques that

allow cores to work together on sequential execution. Our results

encourage multicore designers to view performance of the entire chip

rather than focus on core efficiencies. Moreover, we observe that

obtaining optimal multicore performance requires further research BOTH

in extracting more parallelism and making sequential cores faster.

</p><p><br>

</p><p>This talk is based on an HPCA 2008 keynote address.

</p>

<br>Mark D. Hill <a href="http://www.cs.wisc.edu/%7Emarkhill" target="_blank">(http://www.cs.wisc.edu/~markhill)</a>

is professor in both the Computer Sciences Department and the

Electrical and Computer Engineering Department at the University of

Wisconsin-Madison, where he also co-leads the Wisconsin Multifacet

project with David Wood. He earned a Ph.D. from the University of

California, Berkeley. He is an ACM Fellow and a Fellow of the IEEE. His

past work ranges from refining multiprocessor memory consistency models

to developing the 3C model of cache behavior (compulsory, capacity, and

conflict misses).

<br><span id="9fa6274a-1b34-4f45-893b-c0a3fda3060b"><br></span></div></div></body></html>